HFTA-07.0: precision clock and data recovery circuit using the reference clock -H

“时钟数据恢复（CDR）的应用在电信、光收发器、数据和存储区域网络以及无线产品中大量存在。随着设计需要更大的带宽，以及分配和频谱带宽使用的增加，CDR技术的好处越来越重要。此外，供应商及其产品正在从系统级和板级接口的并行接口迁移到串行接口。近年来，CDR技术的使用日益增多，这是因为需要在整个背板上处理更宽的并行总线宽度，同时在接收器处管理时钟和数据倾斜。此外，路由这些信号可能很困难，因为它们消耗板空间和电源，并且需要多层路由方案来管理信号和线路终端。使用高比特宽数据总线产生的EMI也是一个问题。由于新的通信技术的出现、电信号处理的改进以及需要通过FR-4和背板、光学和无线媒体发送万兆电信号，CDR极其重要。传输前结合时钟和数据的通信技术并不新鲜。时钟和数据的组合确保时钟和数据信号始终同时到达。然而，诀窍是在接收器处分离时钟和数据。这是由CDR电路完成的。将数据从并行格式转换为串行格式或从串行格式转换为并行格式的产品称为序列化器/反序列化器（简称“SerDes”）。这些产品通常具有CDR块来反序列化串行数据流。本文将研究在高速串行通信链路应用程序中成功实现CDR所需的CDR组件块。本文概述了典型的高速串行通信链路，介绍了如何在链路上转换和重新捕获数据。针对一般CDR拓扑讨论了不同的CDR方案。此外，还特别注意参考振荡器在链路的发射侧和接收侧的作用。高速串行通信中的时钟和数据恢复图1提供了高速串行通信链路的基本示意图。并行数据（位b1、b2、b3等），。。。bn）以频率ft到达传输序列化程序。在序列化程序中，数据从并行格式转换为串行格式。串行比特流的最小比特率等于nx ft，其中n是并行数据比特的总数。产生的频率（比特率）可以高于ft，这取决于数据编码是为了满足信道对比特错误率（BER）性能的要求，还是为了在接收侧CDR处提供丰富的转换内容。Reed-Solomon前向纠错（FEC）和8B10B编码分别是在接收CDR处进行信道编码或创建丰富转换内容的示例。然后，该串行数据准备传输到通道，并发送到接收器，最后到达反序列化器。此基本通信块适用于通过光纤、空气或背板传输的数据。图1.时钟和数据恢复构成高速串行通信链路的基础。定时（时钟）在CDR应用中至关重要。在系统设计期间，设计者确定如何将数据从并行格式驱动到串行格式，以便通过传输信号的待定信道失真的信道进行传输和接收。最小化设计退化对数据信号的影响对于保护信噪比和保持误码率性能非常重要。例如，在跨背板的数字传输方案中，系统的抖动性能非常重要，因为高速电信号穿过不同的长度（FR-4和背板），时钟数据恢复的核心是一个基于锁相环（PLL）的电路，在某些情况下可以基于数字。图2是可用于图1所示通信链路的串行器或传输侧的基本PLL方框图。PLL方框包括相位频率检测器（PD）、滤波器（LPF）、压控振荡器（VCO）和分频链（1/n）。分频链用于向PD提供可比较的频率输入。通过这种方式，VCO的输出与非常稳定的参考输入VREF相位对齐。该PLL模块的目的是将参考频率乘以一个固定量（n），这将是VCO的自然频率。在大多数情况下，VREF将以石英为基础，提供高度的稳定性和准确性，并具有良好的相位噪声特性。此外，根据所需的应用或系统要求，该参考可以是温度补偿或电压补偿。在索内特巴